Xây Dựng, Phân Tích Hoạt Động và Đánh Giá Hiệu Năng Của Hệ Thống Trên Chip Sử Dụng Wishbone
Email tác giả liên hệ:
khoapv@hcmute.edu.vnDOI:
https://doi.org/10.54644/jte.76.2023.1122Từ khóa:
Hệ thống trên chip, Wishbone, Bộ phân xử, Tần số hoạt động, Công suất tiêu thụTóm tắt
Với sự phát triển của công nghệ vi mạch tích hợp, số lượng lớn các thành phần xử lý có thể được tích hợp trên một vi mạch đơn. Điều này mang lại ưu điểm như giảm giá thành, kích thước thiết kế và công suất tiêu thụ. Các giải pháp tích hợp hỗ trợ các kết nối đa điểm cho các lõi nhằm chuẩn hóa khả năng truyền dữ liệu. Để tạo kết nối trên các hệ thống đa lõi, một số thiết kế bus phổ biến như CoreConnect, AMBA, SiliconBackplane, và Wishbone đã được phát triển. Kiến trúc Wishbone là một phương pháp liên kết các lõi mang lại hiệu quả cao vì hỗ trợ nhiều dạng kết nối và các giao diện dùng chung cho các lõi làm chuẩn hóa và giúp giảm thiểu được vấn đề về khả năng tích hợp của hệ thống. Nhằm có thể kiểm chứng hiệu quả của kiến trúc Wishbone trong thiết kế SoC, nghiên cứu này đã thực thi, phân tích hoạt động và đánh giá hiệu năng một thiết kế SoC hoàn chỉnh ứng dụng kết nối Wishbone với phương pháp mô phỏng dạng sóng cũng như thực nghiệm trên phần cứng FPGA. Các kết quả mô phỏng và thực thi cho thấy rằng kiến trúc Wishbone có thiết kế đơn giản, yêu cầu một lượng tài nguyên phần cứng ít và phù hợp và có khả năng mở rộng liên kết dành cho các thiết kế đa lõi.
Tải xuống: 0
Tài liệu tham khảo
A. Bharti, "Design, verification and comparison of Wishbone bus for SoC integration," Lakshmi Narain College of Technology & Science, Bhopal, 2012.
M. Jovanovic and M. Stojcev, "A Survey of Three System-on-Chip Buses: AMBA, CoreConnect and Wishbone," Communication and Energy Systems and Technologies, Sofia, 2006.
A. Bharti, A. Johari and S. Changlani, "Design of Wishbone Point to Point Architecture and Comparison with Shared Bus," International Journal of Advanced Research in Electrical, Electronics and Instrumentation Engineering, vol. 4, no. 12, 2015.
F. Abid and N. Izeboudjen, "Low power methodology for wishbone compatible IP cores based SoC design," Seminar on Detection Systems Architectures and Technologies (DAT), Algeria, 2017. DOI: https://doi.org/10.1109/DAT.2017.7889185
OpenCores, Wishbone SoC Architecture Specification, Revision B.3, 2002.
OpenCores, Wishbone SoC Architecture Specification, Revision B.4, 2010.
A. K. Swain and K. Mahapatra, "Design and verification of WISHBONE bus interface for System-on-Chip integration," Annual IEEE India Conference (INDICON), India, 2010. DOI: https://doi.org/10.1109/INDCON.2010.5712616
E. S. Shin, V. J. Mooney and G. F. Riley, "Round-robin Arbiter Design and Generation," 15th International Symposium on System Synthesis, Japan, 2002. DOI: https://doi.org/10.1145/581199.581253
M. Weber, "Arbiters: Design Ideas and Coding Styles," Synopsys User Group Conference, Boston, 2001.
Xilinx, ISE In-Depth Tutorial, 2011.
Xilinx, Xilinx Power Tools Tutorial, 2013.
C. Dongye, “Design of the On-chip Bus Based on Wishbone”, Electronics, Communications and Control (ICECC), 2011. DOI: https://doi.org/10.1109/ICECC.2011.6067598
Tải xuống
Đã Xuất bản
Cách trích dẫn
Số
Chuyên mục
Categories
Giấy phép
Bản quyền (c) 2023 Tạp chí Khoa học Giáo dục Kỹ Thuật - ĐH SPKT TP.HCM
Tác phẩm này được cấp phép theo Giấy phép quốc tế Creative Commons Attribution-NonCommercial 4.0 .
Bản quyền thuộc về JTE.
