Design and Performance Evaluation of SRAM Processing in Memory Using TSMC 90nm CMOS Technology
VERSION OF RECORD ONLINE: 18/09/2025
Email tác giả liên hệ:
khoapv@hcmute.edu.vnDOI:
https://doi.org/10.54644/jte.2025.1797Từ khóa:
Static random access memory, 8T-SRAM cell design, SRAM processing on memory, 8T-SRAM processing on memory, Power consumptionTóm tắt
Bộ nhớ là một thành phần quan trọng trong các mạch điện tử, đặc biệt là trong các thiết bị nhúng. Với sự phát triển nhanh chóng của AI và Machine Learning, nhu cầu xử lý lượng lớn dữ liệu đã bộc lộ những hạn chế của CPU và chi phí cao của GPU. Kiến trúc Xử lý Trong Bộ nhớ (Processing-In-Memory - PIM) giải quyết vấn đề nút thắt cổ chai bằng cách tích hợp khả năng xử lý trực tiếp vào bộ nhớ. Bộ nhớ tĩnh truy cập ngẫu nhiên (SRAM), một loại bộ nhớ tốc độ cao, thường được sử dụng làm bộ nhớ đệm và bộ nhớ chính trong CPU. Việc tích hợp khả năng xử lý trực tiếp vào SRAM, tức là xử lý trong bộ nhớ dựa trên SRAM, cải thiện hiệu suất và giảm bớt các vấn đề về nút thắt cổ chai. Nghiên cứu này đã thực hiện các thao tác cơ bản bao gồm ghi, đọc và xử lý ternary trên bộ nhớ với hai thiết kế SRAM PIM: sử dụng bốn đường WL và sử dụng đường RWL. Trong nghiên cứu này, thiết kế và đánh giá hai kiến trúc SRAM Processing-In-Memory 64-bit đã được triển khai trên công nghệ 90nm của TSMC bằng phần mềm Cadence Virtuoso. Các phép toán tính toán, chẳng hạn như nhân ternary, đã được mô phỏng và phân tích mức tiêu thụ năng lượng dưới các điều kiện PVT (nhiệt độ -10°C, 27°C, 80°C; điện áp 0.8V, 1V, 1.2V) để đánh giá độ ổn định và chính xác. Kết quả nghiên cứu cung cấp sự hiểu biết sâu hơn về thiết kế xử lý trong bộ nhớ dựa trên SRAM, cải thiện kiến thức và kỹ năng trong thiết kế mạch, đồng thời đề xuất các hướng phát triển cho SRAM Processing-In-Memory trong tương lai.
Tải xuống: 0
Tài liệu tham khảo
N. H. E. Weste and D. M. Harris, CMOS VLSI Design: A Circuits and Systems Perspective, 4th ed. Boston, MA, USA: Addison-Wesley, 2010.
W. Stallings, Computer Organization and Architecture: Designing for Performance, 10th ed. Boston, MA, USA: Pearson, 2016.
M. Qazi, M. E. Sinangil, and A. P. Chandrakasan, “Challenges and directions for low-voltage SRAM,” IEEE Des. Test Comput., vol. 28, no. 1, pp. 32–43, 2011. DOI: https://doi.org/10.1109/MDT.2010.115
C. Nie et al., “VSPIM: SRAM processing-in-memory DNN acceleration via vector-scalar operations,” IEEE Trans. Comput., vol. 73, no. 10, pp. 2378–2390, Oct. 2024. DOI: https://doi.org/10.1109/TC.2023.3285095
K. Yoshioka, S. Ando, S. Miyagi, Y. C. Chen, and W. Zhang, “A review of SRAM-based compute-in-memory circuits,” arXiv preprint arXiv:2411.06079v2, Nov. 2024. DOI: https://doi.org/10.35848/1347-4065/ad93e0
K. Monga, S. Behera, N. Chaturvedi, and S. Gurunarayanan, “Design of in-memory computing enabled SRAM macro,” in Proc. IEEE 19th India Council Int. Conf. (INDICON), Kochi, India, 2022, pp. 1–6. DOI: https://doi.org/10.1109/INDICON56171.2022.10039958
J. Y. Kim, B. Kim, and T. T. H. Kim, Processing-in-memory for AI from circuits to systems, Springer, 2023. DOI: https://doi.org/10.1007/978-3-030-98781-7
J. Zhang, Z. Lin, X. Wu, C. Peng, W. Lu, Q. Zhao, and J. Chen, “An 8T SRAM array with configurable word lines for in-memory computing operation,” 2023, doi: https://doi.org/10.3390/electronics10030300. DOI: https://doi.org/10.3390/electronics10030300
T. Tang, S. Yin, L. Liu, and S. Wei, “A 16K current-based 8T SRAM compute-in-memory macro with decoupled read/write and 1–5 bit column ADC,” in Proc. IEEE Int. Solid-State Circuits Conf. (ISSCC), San Francisco, CA, USA, 2020, pp. 500–502.
V. K. Pham and D. T. Nguyen, “Analysis of SRAM designs on TSMC 90 nm CMOS technology,” J. Sci. Technol., Da Nang Univ., vol. 20, no. 1, pp. 1–10, 2022, ISSN: 1859-1531.
Tải xuống
Đã Xuất bản
Cách trích dẫn
Giấy phép
Bản quyền (c) 2025 Tạp chí Khoa học Giáo dục Kỹ Thuật
Tác phẩm này được cấp phép theo Giấy phép quốc tế Creative Commons Attribution-NonCommercial 4.0 .
Bản quyền thuộc về JTE.
